第92章 继续招募人才（不感兴趣的大佬请跳过本章）（6/7）

技术标准，它与上一代ddr内存技术标准最大的不同就是，虽然同时采用了在时钟的上升/下降延同时进行数据传输的基本方式，但ddr2内存却拥有两倍于上一代ddr内存预读取能力（即：4bit数据读预取）。换句话说，ddr2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。此外，由于ddr2标准规定所有ddr2内存均采用fbga封装形式，而不同于广泛应用的tsop/tsop-ii封装形式，fbga封装可以提供了更为良好的电气性能与散热性，为ddr2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起ddr的发展历程，从第一代应用到个人电脑的ddr200经过ddr266、ddr333到双通道ddr400技术，第一代ddr的发展也走到了技术的极限，以及很难通过常规办法提高内存的工作速度；随着intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的ddr2内存将是大势所趋。随着cpu性能不断提高，我们对内存性能的要求也逐步升级。不可否认，仅仅依高频率提升带宽的ddr迟早会力不从心，因此jedec组织很早就开始酝酿ddr2标准，加上lga775接口的915/925以及最新的945等新平台开始对ddr2内存的支持，所以ddr2内存将开始演义内存领域。ddr2能够在100mhz的发信频率基础上提供每插脚最少400mb/s的带宽，而且其接口将运行于1.8v电压上，从而进一步降低发热量，以便提高频率。此外，ddr2将融入cas、ocd、odt等新性能指标和中断指令，提升内存带宽的利用率。从jedec组织者阐述的ddr2标准来看，针对pc等市场的ddr2内存将拥有400、533、667mhz等不同的时钟频率。高端的ddr2内存将拥有800、1000mhz两种频率。ddr-ii内存将采用200-、220-、240-针脚的fbga封装形式。最初的ddr2内存将采用0.13微米的生产工艺，内存颗粒的电压为1.8v，容量密度为512mb。

将内存放大到100万倍后的样子，它的内部有上百亿个存储单元，存储单元分为晶体管和电容器两部分，这是一个电容器，电容器连接电源后可以为电容器充电，充满电的电容器可以当做电池使用，为其他电器供电，只不过持续的时间非常短，这是一个mos晶体管，它由栅极源级以及漏极组成，通过向栅极施加一个小电压，电流就能从源极流向漏极，在某些情况下也可以从漏极流向源极，我们可以将电容器与mos晶体管相连接，就组合成了一个存储单元，当栅极施加电压时，晶体管就能为电容器充电，充满电后往栅极施加电压，电流就会从漏极流向源极，从而导致电容器放电，然后我们就可以这样定义电容器，没有电就定义为零，电容器有电就定义为一，内存中的存储单元并不是线性排列的，而是矩阵排列，我们可以使用单根导线将每列晶体管的源极连接起来称为位线，再使用单根导线将每排晶体管的三级连接起来，称为字线，我们可以分别激活一根位线和一根字线，然后通过两根线的相交来定位任何一个存储单元，为了激活字线，我们需要用到一个称为二进制解码器的组件，解码器可以根据不同的输入激活不同的输出线，比如输入00会激活第一根输出线，输入0一会激活第二根输出线，以此类推，激活位线也一样，在底部再添加一个解码器，这样只需要改变二进制值，通过字线和位线相交就能找到具体的存储单元了，但是实际问题更加复杂，因为激活字线时还没来得及选择位线，这一排的存储单元就输出了，并且输出时会导致电容器放电，使得原本存储一的单元变成了零，为了解决这个问题，我们先这样将电容器的电压充电到一伏代表二进制一，电压放电为零伏代表零，同时将位线也约充电到0.5v，对于这两个充满电的电容器电压大于位线的0.5v，所以电容器会轻微放电电荷来到位线，导致位线的电压增加，而对于没有充电的电容器，电容器的电压小于位线电压，0.5v位线电压会流向电容器，导致位线的电压减小，然后这些电压值的变化会被位线连接的感应放大器检测到，如果位线的电压大于0.5v就读取为一，如果位线的电压小于0.5v就读取为零感应放大器内部有一个锁存器，可以将读取的数据存储在里面，即使是电容器放电了，依旧可以从锁存器读取到数据，但是我们需要读取的是某个单元的特定值，所以还需要添加一个新组件现在我们在哪个数据输出，它内部由解码器和门电路组合而成，我们先不要关心它内部的实现，继续回到电路，单向复用器输入一一时会激活第一根输出线，所以最终得到结果为一，从而获取到特定单元的值，但是有个问题需要考虑，在读取数据时，电容器会充电或者放电，我们需要将他们的电压恢复到原有的状态，解决方法很简单，重新读取感应放大器内部的值，然后发回位线，从而将电容器电压恢复到跟之前一样，这些说的都是读取数据，那写入数据又是如何操作的呢？前面说到的多路